直列加算器の動作

シフトレジスタのＭＯＤＥを「ＬＯＡＤ」にします。

ＭＯＤＥをＬＯＡＤにすると、シフトレジスタはパラレル入力となり、ＬＯＡＤ　ＣＬＫ　Ａ，ＢでデータをＬＯＡＤします。

ＤＩＰ＿ｓｗ、ＤＡＴＡ＿Ａ、ＤＡＴＡ＿Ｂに計算する値をセットしておきます。
ＬＯＡＤ　ＣＬＫ　Ａ，ＢでシフトレジスタＡ、ＢにＤＩＰ＿ＳＷ　ＤＡＴＡ＿Ａ、ＤＡＴＡ＿Ｂの値をロードします。

シフトレジスタＡ、Ｂにデータがロードされた時点でシフトレジスタＡ、Ｂの出力からはロードされたデータが出力されています。
1ビット加算器の入力Ａ、Ｂには、 シフトレジスタＡ、Ｂの出力の一番下の桁が接続されています。
1ビット加算器は、構造がゲートのみの組み合わせ論理回路なので、入力Ａ、Ｂに信号が加えられた時点で加算し、計算結果を煤A/Cn+1から出力しています。
この時点でシフトレジスタＣとＤ−ＦＦの入力には加算結果のデータが来ていますが、クロックが無いと信号を取りこめません。
シフトレジスタのＭＯＤＥを「ＳＨＩＦＴ」にします。

ＭＯＤＥをＳＨＩＦＴにすると、シフトレジスタはシリアル入力となり、ＳＨＩＦＴ＿ＣＬＫを押すごと右にシフトし、空いた一番上の桁はシリアル入力からデータが取りこまれます。

シフトレジスタＡ、Ｂのシリアル入力はＧＮＤに接続されているのでシフトされて空いた桁には「０」が入力されていきます。
1回目、SHIFT_ＣＬＫを押します。

シフトレジスタＡ、Ｂ、Ｃの内容が右に1桁シフトされ、シリアル入力よりデータが取りこまれます。
取りこまれるデータは、SHIFT_CLKが加えられる直前までシリアル入力に来ていたデータです。
SHIFT_CLKでシフトレジスタＡ、Ｂ、Ｃの内容が右に1桁シフトされ、新たな値がシフトレジスタの入力に来ていますが、ＳＨＩＦＴ＿ＣＬＫクロックが無い限りシフトレジスタもＤ−ＦＦも新たなデータを取り込みません。
Ｄ−ＦＦにも、SHIFT_ＣＬＫでデータが取りこまれますが、Ｄ−ＦＦのクロック端子には、SHIFT_ＣＬＫが反転された信号が加えられますので、半周期遅れてデータが取りこまれ、次の桁の計算に使われます。
２回目、SHIFT_ＣＬＫを押します。

シフトレジスタＡ、Ｂ、Ｃの内容が右に1桁シフトされ、シリアル入力よりデータが取りこまれます。
SHIFT_CLKでシフトレジスタＡ、Ｂ、Ｃの内容が右に1桁シフトされ、新たな値がシフトレジスタの入力に来ています。
Ｄ−ＦＦにも、SHIFT_ＣＬＫで、半周期遅れてデータが取りこまれます。
３回目、SHIFT_ＣＬＫを押します。

シフトレジスタＡ、Ｂ、Ｃの内容が右に1桁シフトされ、シリアル入力よりデータが取りこまれます。
SHIFT_CLKでシフトレジスタＡ、Ｂ、Ｃの内容が右に1桁シフトされ、新たな値がシフトレジスタの入力に来ています。
Ｄ−ＦＦにも、SHIFT_ＣＬＫで、半周期遅れてデータが取りこまれます。
４回目、SHIFT_ＣＬＫを押します。

シフトレジスタＡ、Ｂ、Ｃの内容が右に1桁シフトされ、シリアル入力よりデータが取りこまれます。
SHIFT_CLKでシフトレジスタＡ、Ｂ、Ｃの内容が右に1桁シフトされ、新たな値がシフトレジスタの入力に来ています。
Ｄ−ＦＦにも、SHIFT_ＣＬＫで、半周期遅れてデータが取りこまれます。

これで、シフトレジスタＡ＋シフトレジスタＢの計算結果がシフトレジスタＣに出力されます。

しかし、左図を見てわかるように答えが合いません。
Ａ「１0１０」＋Ｂ「１１００」＝「１０11０」
ですが、出力が4ビットなので1桁足りません。
桁上げ分もを表示するには、もっと桁の多いシフトレジスタを使って、クロックをもう一回加え、桁上げ分も表示するようにするか、７４ＬＳ７４の余った1つＤ−ＦＦを使って桁上げを記憶する処理をして桁上げをわかるようにする必要がありそうです。

計算が終わって、また新たに計算をする時は、ＭＯＤＥを「ＳＨＩＦＴ」のままで、SHIFT_CLKを4回押してください。シフトレジスタＡ、Ｂのシリアル入力はＧＮＤに接続されていますのでSHIFT_ＣＬＫが入力されるごとに０が入力されるので全てのレジスタがＣＬＥＡＲされます。